Why not rewrite it in rust?

[user424242420]

Зачем соединять какие то провода на какой то плате если это не memory safe? Нужно писать на Раст на fpga.

[portasynthinca3]

Привет! В верилоге есть борроу чекер: он не даёт тебе подсоединить два выхода к одному проводу. А ещё верилог блядингфаст (🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀)

[user424242420]

Привет! В верилоге есть борроу чекер: он не даёт тебе подсоединить два выхода к одному проводу. А ещё верилог блядингфаст (🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀🚀)

Но, а память то не сейфовая

[portasynthinca3]

Если писать на верилоге сейф, то вполне себе сейфовая. Это же ВЕРИ ЛОГично

[DrZlo13]

Проще написать generic elf loader в язык верилог и можно будет переписать хоть на Erlang

[portasynthinca3]

Проще написать generic elf loader в язык верилог и можно будет переписать хоть на Erlang

А вот и нет! Эрланг не компилируется в elf. Поэтому нужно изобрести очередной Erlang-like фреймворк для Go и использовать его. И правда, Erlang-у ведь уже 40 лет, говно мамонта какое-то, зачем его использовать?